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(Frage) überfällig  | | Datum: | 14:49 Fr 19.02.2016 | | Autor: | Piba |
| Aufgabe | Gehen Sie im Folgenden von einem Computer aus, der zur Beschleunigung der Speicherzugriffe auf den byteadressierten Arbeitsspeicher mit einer Kapazität von 2GB einen Cache mit 8 Rahmen vorsieht, wobei jeder Rahmen 2 Worte zu je 32 Bit umfasst. Der Cache sei als 4-way-set-associative Cache organisiert und als Ersetzungsstrategie wird LRU eingesetzt.
Geben Sie die Breite von den Daten- und Adressbus sowie die Anzahl an Bits für Tag, Index und Offsets an. |
Hallo zusammen, so viel habe ich geschafft. Bin mir aber nicht sicher, kann mir da einer Helfen?
Datenbus: ? (Hier fehlt mir die Idee)
Adressbus: 2^11*2^20=2GB -> 31 Bit
Tag: Adressbus - Index - Wortoffset - Byteoffset = 31 Bit - 1- 1 - 2 = 27 Bit
Index: 1 Bit, da damit 8 Rahmen / 4-way-set = 2 Indizien angesprochen werden können
Wortoffset: 1 Bit, da 2 Worte
Byteoffset: 2 Bit, da 4*8Byte=32 Bit adressiert werden.
Kann da einer Bitte drüber schauen ob das so OK ist? Danke
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(Mitteilung) Reaktion unnötig  | | Datum: | 15:20 So 21.02.2016 | | Autor: | matux |
$MATUXTEXT(ueberfaellige_frage)
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